Stratix II FPGA系統的電源設計

2008年11月20日14:10:01 互聯網我要評論(2)字號：T | T | T

　　引言

　　Stratix II是ALTERA公司生產的一款高性能FPGA器件。它采用TSMC的90 nm低k絕緣工藝技術生產，等價邏輯單元（LE）高達180 k，嵌入式存儲器容量達到9 MB。該器件不但具有極高的性能和密度，而且還針對器件總功率進行了優化，同時可以支持高達1 Gbps的高速差分I/O信號，因而是一款超快的FPGA。該芯片中所含的高性能嵌入式DSP塊的運行頻率高達370 MHz。另外Stratix II還有12個可編程PLL，并具有健全的時鐘管理和頻率合成能力。能實現較大的系統性能。

　　MAX1951是MAXIM公司的一款高效的DC-DC電源轉換芯片，主要用于DSP、FPGA、ASIC的內核及I/O口供電。其高達94%的轉換效率、8腳的SOP表貼封裝及連續工作時956 mW的低功耗使其特別適合于便捷式電子設備的應用。MAX1951的輸入電壓范圍為2.6～5.5 V，輸出電壓范圍為0.8 V～Vin（可調輸出），輸出電流可達2 A，精度可達1%，開關頻率為1 MHz，輸出效率達94%，且內含過載及過熱保護電路。

　　基于MAX1951的諸多特點，本文給出了采用該器件為Stratix II FPGA系統供電以降低其功耗的設計方案。

　　1 應用設計

　　采用MAX1951為Stratix II FPGA系統供電的參考電路如圖1所示。

Stratix II FPGA系統電源設計

　　1.1 輸入器件參數的設計

　　輸入濾波電容主要是用來降低供電系統的電流峰值、電壓紋波和電路開關噪聲的影響，使芯片的輸入電壓紋波控制在3%以下。系統輸入電源的紋波電壓與輸入濾波電容的關系式如下：

　　VIN_RIPPLE=IOUTVOUT/（fSWVINCIN）

　　圖1中，R4、C5、C3分別為旁路電阻、旁路電容及參考旁路電容，一般取圖中定值即可。

　　1.2 輸出器件參數設計

　　（1）輸出分置電阻

　　一般默認設計的反饋輸入電壓為0.8 V，也可以根據所要輸出的電壓VOUT來設計R2，R3的阻值，一般取R2的值在2～20 kΩ之間。這樣，R3值的計算式如下：

　　R3=R2[（VOUT/VFB）-1] 　　（1）

　　（2）輸出電感

　　該電路的輸出電感、較大允許電流的輸出紋波電壓的計算式如下：

　　LINIT=VOUT（VIN-VOUT）/（VINLIRIOUT（MAX）fSW　　（2）

　　IL（MAX）=（1+LIR/2）IOUT（MAX）　　　（3）

　　VRIOPPLE=VOUT（VIN-VOUT）ESR/（VINLFINAIfSW）　　（4）

　　式中，LIR為電感電流峰值/電感較大平均電流，在對電感尺寸、損耗、輸出紋波等參數加以權衡后，一般較小電感電流紋波LIR應設置在20%至40%之間。MAX1951的工作頻率SW為1 MHz。其中ESR為輸出電容的等效串聯電阻，在其生產廠家的網站上可以查到相應容量的ESR值。如采用常用的AVX-TAJA106*010，則其ESR為3Ω。

　　在選取電感時應注意，很多新型器件對電源要求都比較高。所以應盡量加大輸出電感容量以降低紋波（但要以犧牲尺寸為代價）。在其飽和電流滿足設計要求的前提下，電感的阻抗應越小越好。因為電感的容量跟其所承受的較大電流成反比，同時在加大電流和電感容量的同時，也會大大增加電感的尺寸及價格，這在便捷設備的設計初期一定要注意。

　　（3）輸出電容

　　輸出電容蓄電的變化會引起輸出電壓紋波，一般紋波電流小，紋波電壓相應就小。實際電容的簡化電路模型是由等效串聯電感（ESL）、電容和等效串聯電阻（ESR）構成的串聯網絡。由輸出電容引起的電壓紋波VRIPPLE的計算式如下：

Stratix II FPGA系統電源設計

　　式中，TON、TOFF為MAX1951內部MOSFET的導通和斷開時間，TON為定值，TOFF較小取400 ns，所以通常用TOFF來計算VRIPPLE（ESL）。電容的串聯等效電感ESL由電容生產廠家提供。常用的TAJ系列3216、3528封裝的TAN電容取值1.8 nH。這樣，綜合上面VRIPPLE的計算式，即可估算出COUT。

　　1.3 補償電路設計

　　圖1中，補償電阻R1和補償電容C2組成的補償環路可用來提供穩定的寬帶補償，Rl與C2的計算式如下：

Stratix II FPGA系統電源設計

　　式中，K為高頻時回路的修正參數，其值與輸出電容有關，一般在10μF時取0.55，22μF時取0.47。VFB為參考電壓（一般取0.8 V）。gmEA取定值60μs。Gmc定值取4.2 s。GMOD為DC調制增益，RLOAD為輸出負載，上式中未知變量的計算式如下：

Stratix II FPGA系統電源設計

　　式中，C為閉環增益交叉頻率，一般取值小于等于1/5的開關頻率。RESR一般取0.01Ω。有了以上參數，R1、C2的值便可計算得出。這樣，補償電路的設計就算完成了。

　　2 基于MAX1951的機載GPS電源設計

　　2.1 Stratix II FPGA內核供電電路

　　下面以一種機載GPS定位導航儀器的電源系統為例，來說明MAX1951的應用電路。

　　在整個系統的設計之前，要對系統中各芯片的功耗進行估算，之后進行累加，以確定系統整體供電方案。本系統為機載GPS定位導航儀，系統硬件主要由一片FPGA、一片DSP、一片ARM及其它外圍接口電路構成。系統電源輸入為+5.5 V，該系統要求功耗低、尺寸小。所以設計可采用電源轉換效率較高的MAX1951作為電源轉換。系統中的Stratix II FPGA所需電源有3.3 V和1.2 V兩種，其中3.3 V用于I/O和PD，1.2 V用于內核與鎖相環。

　　估算Stratix II的功耗時，首先應下載ALTERA網站提供的powerplay power estimator V5.1版（可支持Stratix II，Stratix II GX及HardCopy II的早期功耗估計）；然后根據所選用的Stratix II FPGA種類、封裝形式及用途來計算FPGA較大功率。設計采用F484封裝的EP2S30，經估算，其內核較大電流為0.467A，I/O較大工作電流為0.07A。這樣就可以根據FPGA內核的工作頻率、I/O資源的利用數量、PLL資源的利用數量、內部邏輯資源的利用情況、DSP的利用等情況來精確計算芯片的功耗。

　　圖2所示是為該系統中Stratix II電源內核供電的原理圖。

Stratix II FPGA系統電源設計

　　2.2 Stratix II FPGA的I/O端口供電電路

　　因Stratix II內核供電分為鎖相環模擬電源和內核數字電源兩種，其中鎖相環所需電源要求純凈、穩定，所以在MAX1951輸出的后端可用兩個磁珠對模擬和數字電源進行隔離，并對PLL模擬電路再次進行濾波，同時在FPGA器件周圍放置相應數量的0.1μF的引腳濾波電容。

　　Stratix II FPGA的I/O與PD的供電要求不怎么嚴格，所以可接成共電3.3VD，經估算，其較大工作電流為0.1A。因此，按照本文所提供的關系式可以很容易地得出其輸入輸出濾波網絡的參數，圖3所示是用MAX1951設計的Stratix II FPGA系統的I/O口供電電路。

Stratix II FPGA系統電源設計

　　到此為止，Stratix II FPGA供電系統設計完畢。

　　3 結束語

　　 Stratix Il FPGA的高級架構特性結合Nios II嵌入處理器具有無與倫比的處理能力，能滿足網絡、電信、DSP應用、大容量存儲和其它高帶寬系統的需求。因此，本文基于MAX1951在StratiXII電源供電中的穩定性以及功率控制等方面的良好表現，可以推廣到現代絕大多數低功耗器件的電源設計中去。

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Stratix II FPGA系統的電源設計

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