全球電子設計創新領先企業Cadence設計系統公司（NASDAQ: CDNS）今天宣布，飛思卡爾半導體公司通過使用Cadence的“一次設計成功”預防、分析、實現和簽收解決方案成功實現了45納米網絡設計流片，該解決方案能夠幫助加快量產時間并提高可預見性。這一流程結合了業界領先的、基于模型的可制造性設計(DFM)預防、分析和簽收，包括Cadence Litho Physical Analyzer (LPA)、Cadence Chemical-Mechanical Polishing Predictor (CCP)、Cadence Litho Electrical Analyzer (LEA)、Cadence QRC Extraction和通過Cadence Encounter®數字實現系統(EDI System)實現的基于模型的路由優化技術。與傳統的DFM解決方案相比，這一無縫的方法能夠顯著加快周轉時間(TAT)，我們將其用于在特許半導體(Chartered Semiconductor Manufacturing)投片的設計中。

“對于使用先進工藝節點的高容量設計，我們相信它是實現芯片準確性分析和在光刻與化學機械拋光(CMP)等關鍵步驟中實現良品率的重要推動因素和差分因素，”飛思卡爾半導體公司DFM技術經理Kyle Patterson表示，“通過融入Cadence的先進DFM技術，無論在物理實現還是電氣實現方面，我們都能夠準確地預測可制造性問題并防止其出現，與傳統DFM方法相比較，這一方法只需更少的時間。從根本上說，它使我們能夠加快上市時間和量產時間。”

通過與飛思卡爾等領先半導體公司的合作，Cadence開發了一套業界較全面的DFM預防、分析和簽收的設計方法學，支持在設計端進行優化，以減少可制造性風險。Cadence解決方案利用多核分布式處理的方法，能夠無縫滿足逐漸嚴苛的設計周期要求和45納米、32納米節點的數據庫容量擴大要求，經過驗證該方法能夠提供近線性的可擴展性。另外，LEA是業界首個用于生產的電氣DFM (eDFM)解決方案，它被領先的半導體公司廣泛用于從90納米到40納米的工藝，并正在用于促進32納米和28納米變異意識（Variability-Aware）庫的開發。

“我們的共同愿景是在設計階段便準確地了解到模型可制造性影響并將其解決，” Chartered DFM服務部門高級經理Kuang-Kuo “K.K.” Lin博士表示，“通過與Cadence合作開發面向分析與數字實現的硅片準確型DFM模型，我們已經為飛思卡爾開發出了一套具有顯著優勢的DFM流程，能夠加快設計周期的完成”

“45納米和32納米工藝的設計復雜性與緊縮的制造預算要求客戶、代工廠和EDA合作伙伴之間進行早期的三方合作，飛思卡爾在這一復雜設計上的成功證明了當三方密切合作時能夠實現多么好的成效，” Cadence設計系統公司數字實現解決方案部門總監David Desharnais表示，“我們很高興看到我們經芯片產品考驗的Encounter解決方案，使得飛思卡爾建立并確證了從單元庫開始的，端到端的基于DFM意識考量的產品設計流程，我們期待繼續深化合作，在未來實現更加先進的設計方法和較佳實踐。”