臺灣積體電路制造股份有限公司22日推出其較新版本的設計參考流程10.0版，能夠進一步降低芯片設計門檻、提升芯片設計精確度、并提高生產良率。此設計參考流程10.0版系臺積公司開放創新平臺(Open Innovation Platform)的主要構成要素之一，并能延續其實現更先進設計方法的傳統，解決28納米工藝所面臨的新設計挑戰，并有多項創新以促成系統級封裝設計（System in Package, SiP）的應用。

應用于28納米芯片設計

臺積公司的開放創新平臺使EDA電子設計自動化工具可以充份支援28納米工藝，也讓芯片設計與工藝技術的協同較佳化能在研發初期即可完成，并確保所需的EDA工具之功能更正確、即時地強化。特別的是，臺積公司的設計參考流程10.0版已超越與28納米工藝密切相關的設計規則檢驗（Design Rule Check, DRC）、設計布局模型（Layout Versus Synthesis, LVS）與extraction實體驗證（physical verification），并更進一步透過與EDA伙伴的及早合作，讓他們所提供的布局與繞線（place and route）工具更適合臺積公司的28納米工藝。

系統級封裝

臺積公司自2001年推出設計參考流程至今，系統單芯片是前九個版本的焦點，而此次10.0版則首度推出系統級封裝設計解決方案，涵蓋系統級封裝設計、封裝extraction的電性分析、時序、訊號完整性（integrity）、電壓下降（IR drop）與DRC及LVS的熱效應及實體驗證。這些系統級封裝技術能協助客戶在落實終端產品設計的過程中，探求實作與整合策略的可能性，并在成本、效能與即時上市等方面強化競爭優勢。

擴大與EDA業者合作

設計參考流程10.0版的一項新元素是來自于Mentor Graphics公司的RTL-to-GDSII芯片設計流程，以支援客戶的EDA應用；同時也讓Altos、Anova、Apache、Azuro、Cadence、CLK DA、Extreme DA、Magma、Nannor、Synopsys等臺積公司既有的設計生態系統伙伴，透過與臺積公司的合作，能更進一步地將EDA的創新帶給客戶。

在節能、效能與可制造性設計上不斷推陳出新

設計參考流程10.0版的新低耗電特色包括：支援脈波拴鎖電路（pulsed latch），即為一種節能及階層化低功耗自動化之設計架構，與多邊緣功效／時序之協同較佳化、多邊緣低耗電的時脈樹合成（Clock Tree Synthesis）、無向量（vectorless）功效分析以及更有效的power-aware implementation與功耗分析。為了實現更大的效能，設計參考流程10.0版首次提供更進步的stage-based芯片變異性（On-Chip Variation, OCV）較佳化與分析，讓客戶得以更確實掌握時機，以移除不必要的設計余裕。此外，電子化可制造性設計的一項新特色在于引導客戶考量硅應力效應（silicon stress effect）的時序影響，進而有助良率提升。

有關開放創新平臺

臺積公司的開放新平臺強調芯片設計產業、臺積公司設計生態系統合作伙伴、與臺積公司完整的三者之間無時差的創新，并擁有多個互通的設計生態系統界面以及由臺積公司與合作伙伴協同開發出的構成要素，這些構成要素系由臺積公司主動發起或提供支援。透過這些界面以及構成要素，可以更有效率地加速整個半導體產業供應鏈每個環節的創新，并促使整個產業得以創造及分享更多的營收及獲利。此外，臺積公司的AAA-主動精準保證機制(Active Accuracy Assurance Initiative)是開放創新平臺中的另一重要關鍵，能夠確保上述界面及構成要素的精確度及品質。