半導(dǎo)體標(biāo)準(zhǔn)化旨在解決EMC和三維封裝等問題

      針對半導(dǎo)體標(biāo)準(zhǔn)化活動，電子信息技術(shù)產(chǎn)業(yè)協(xié)會（JEITA）半導(dǎo)體分會、半導(dǎo)體技術(shù)委員會、半導(dǎo)體封裝產(chǎn)品技術(shù)專門委員會舉行了08年度活動報(bào)告會。

      “如果不掌握半導(dǎo)體的EMC特性，確保電子產(chǎn)品的EMC性能，產(chǎn)品開發(fā)就會變得非常困難”——基于這種危機(jī)感展開的標(biāo)準(zhǔn)化活動就是面向EMC模擬的標(biāo)準(zhǔn)化半導(dǎo)體建模。在EMC方面，產(chǎn)品廠商和半導(dǎo)體廠商在共享信息的基礎(chǔ)上，針對半導(dǎo)體的EMC特性的測定方法和建模的標(biāo)準(zhǔn)化意義重大。活動的目的是確立半導(dǎo)體EMC特性的評測方法和模擬建模方法，推動EMC模擬工具的開發(fā)。該委員會已經(jīng)向IEC提出了用以解析LSI產(chǎn)生的高頻噪聲傳導(dǎo)至印刷底板上時狀況的EMC特性建模，以及用數(shù)值模型表示半導(dǎo)體內(nèi)部信息、隱藏設(shè)計(jì)信息的黑盒模型（BlackBoxModel）等。

      報(bào)告會上，電裝公司從ASIC廠商的角度分析了EMC模型信息，并介紹了試制前問題的修改實(shí)例。與修正前的方案相比，噪聲耐性提高至1.5倍。

      在半導(dǎo)體封裝中，為了利用半導(dǎo)體后工序?qū)崿F(xiàn)摩爾法則，各公司正在積極開發(fā)三維封裝。同時，制定了PoP（packageonpackage）層疊封裝的相關(guān)設(shè)計(jì)指南、翻轉(zhuǎn)測定方法及較大容許值的定義等。今后，需要通過層疊內(nèi)存的更新、容量的標(biāo)準(zhǔn)化、內(nèi)存的通用化及省略凸塊間距（BumpPitch）轉(zhuǎn)接板來降低成本。

      可靠性方面，制定了閃存的可靠性試驗(yàn)規(guī)格等。比如公布了根據(jù)擦寫次數(shù)緩和數(shù)據(jù)保存時間的想法。使用閃存時，擦寫次數(shù)越多數(shù)據(jù)保存年數(shù)越少。實(shí)際使用中，如果擦寫頻率較高，短時間內(nèi)數(shù)據(jù)可以復(fù)原，因此即使數(shù)據(jù)保存年數(shù)較少也不是問題。由于明確了較大擦寫次數(shù)下的較長數(shù)據(jù)保存時間，能夠讓用戶放心使用。另外，半導(dǎo)體元件的使用指南中追加修改了防EOS（電過載）損壞指南等。此前，因ESD（靜電氣放電）破損被產(chǎn)品廠商退回的半導(dǎo)體較多。因焊錫橋接和組裝后通電試驗(yàn)時的錯誤等造成的EOS破損居多。內(nèi)部調(diào)查結(jié)果顯示，大部分廠商認(rèn)為ESD破損所占的比例為10％左右，而EOS破損所占的比例達(dá)到30％左右。

      關(guān)于DRAM內(nèi)存的標(biāo)準(zhǔn)化，面向2012年度確立DDR4規(guī)格，將從09年度開始實(shí)施標(biāo)準(zhǔn)化作業(yè)。為此，08年度進(jìn)行了需求調(diào)查。結(jié)果顯示，設(shè)想用途依次為(1)視頻、(2)照片、(3)語音。對于內(nèi)存的要求，希望降低耗電量的廠商較多。希望待機(jī)耗電量降至0.1mW以下，這是僅靠目前更新數(shù)據(jù)無法達(dá)到的水平。另外，為實(shí)現(xiàn)高速的隨機(jī)訪問，希望執(zhí)行時間小于30ns。內(nèi)存的外形尺寸方面，部分便攜設(shè)備要求減薄至0.5mm以下，估計(jì)大概與現(xiàn)有的內(nèi)存相當(dāng)。

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