啟用 FPGA 在環(huán)仿真以使用 Simulink 對(duì) Xilinx FPGA 開(kāi)發(fā)板上的 HDL
代碼進(jìn)行驗(yàn)證

MathWorks 日前宣布適用于 Xilinx FPGA 開(kāi)發(fā)板且新添了 FPGA 在環(huán) (FIL) 功能的 EDA Simulator Link 3.3 面市。FIL 使工程師們能夠在使用 Simulink 作為系統(tǒng)級(jí)測(cè)試臺(tái)架的同時(shí)，以硬件速度驗(yàn)證其設(shè)計(jì)。

EDA Simulator Link 支持 HDL 驗(yàn)證選項(xiàng)全集使用在 MATLAB 和 Simulink 中創(chuàng)建的算法，而 FIL 的引入則進(jìn)一步補(bǔ)充了這一全集。基于 FPGA 的驗(yàn)證不僅提供了比 HDL 仿真器高得多的運(yùn)行時(shí)性能，而且增強(qiáng)了算法的實(shí)際應(yīng)用效果。

主要的產(chǎn)品功能包括以下能力：

·        使用適用于 Spartan 和 Virtex 類設(shè)備的 FPGA 開(kāi)發(fā)板（包括 Virtex-6 ML605 開(kāi)發(fā)板），驗(yàn)證 MATLAB 代碼和 Simulink 模型的 HDL 實(shí)現(xiàn)。

·        使用 Mentor Graphics ModelSim、Mentor Graphics Questa 和 Cadence Design Systems Incisive Enterprise Simulator 的協(xié)同仿真，驗(yàn)證 MATLAB 代碼和 Simulink 模型的 HDL 實(shí)現(xiàn)。

·        生成適用于 SystemC 虛擬原型環(huán)境的 TLM 2.0 組件。

圖注：

EDA Simulator Link 為 Xilinx Virtex6 和 Spartan6 FPGA 開(kāi)發(fā)板提供了 FIL 仿真支持。

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