2019年，5G、人工智能、超級(jí)計(jì)算和大數(shù)據(jù)等新一代信息技術(shù)將出現(xiàn)新的發(fā)展機(jī)遇，Achronix Semiconductor Corporation在北京舉行了Achronix Speedcore7t新產(chǎn)品發(fā)布會(huì)。Achronix市場(chǎng)營(yíng)銷副總裁Steve Mensor先生介紹了該公司新推出的領(lǐng)先業(yè)界的新一代FPGA芯片產(chǎn)品及解決方案，以及該公司的較新中國市場(chǎng)進(jìn)展和策略，并接受了媒體采訪。

Steve Mensor認(rèn)為，時(shí)至今日，摩爾定律正在放緩，處理器性能的提升已越來越困難。要滿足不斷增加的計(jì)算（遠(yuǎn)程教育、遠(yuǎn)程教育、企業(yè)管理）需求，就需要針對(duì)特定應(yīng)用和數(shù)據(jù)集的架構(gòu)。他說，提高處理器能源性價(jià)比的唯一途徑是專業(yè)化。未來微處理器將包括幾個(gè)特定于域的內(nèi)核，這些內(nèi)核只執(zhí)行一類計(jì)算，而它們的性能明顯優(yōu)于通用型內(nèi)核。

那么，高效數(shù)據(jù)加速架構(gòu)主要應(yīng)用于計(jì)算、數(shù)據(jù)傳輸和存儲(chǔ)帶寬，目標(biāo)是實(shí)現(xiàn)每瓦特較高性能和性價(jià)比。其目標(biāo)市場(chǎng)及其需求包括以下幾個(gè)方面：

計(jì)算加速：典型應(yīng)用包括人工智能/機(jī)器學(xué)習(xí)（AI/ML）應(yīng)用、安全性、壓縮/解壓、基因組學(xué)、實(shí)時(shí)視頻轉(zhuǎn)碼、區(qū)塊鏈，要求較高性能、低功耗、低成本；

邊緣計(jì)算：典型應(yīng)用有IoT網(wǎng)關(guān)聚合與協(xié)議匯聚、高帶寬傳感器的數(shù)據(jù)提取、基于人工智能的目標(biāo)檢測(cè)、基于人工智能的異常檢測(cè)，要求較小功率計(jì)算；

計(jì)算存儲(chǔ)：典型應(yīng)用有壓縮/解壓、非結(jié)構(gòu)化數(shù)據(jù)匹配、數(shù)據(jù)庫加速、重復(fù)刪除，要求接近存儲(chǔ)的低功耗和低成本計(jì)算；

5G基礎(chǔ)設(shè)施：典型應(yīng)用是適應(yīng)變化的前傳協(xié)議標(biāo)準(zhǔn)、基帶和分裂L1加速、基于人工智能的波束成型、放大器預(yù)失真、移動(dòng)邊緣計(jì)算，要求低功耗高性能的可編程硬件；

網(wǎng)絡(luò)加速/智能網(wǎng)絡(luò)：典型應(yīng)用有可編程分組處理、加密/解密、壓縮/解壓、網(wǎng)絡(luò)遙測(cè)、網(wǎng)絡(luò)函數(shù)虛擬化加速，要求用于CPU卸載的高線速加速器；

自主駕駛：典型應(yīng)用是AI/ML、傳感器融合、安全性，要求低功耗和低成本的硬件加速器。

這些應(yīng)用的相同要求是高性能、低功耗、可編程硬件加速器。

Steve Mensor強(qiáng)調(diào)，在我們的生活中AI無處不在，教育、工業(yè)4.0、供電、醫(yī)療、政府、金融、農(nóng)業(yè)、自主駕駛、游戲、科學(xué)、智慧城市、語音識(shí)別、安全、智能家居、運(yùn)輸，都離不開AI。今天，我們正處于AI/ML應(yīng)用的新的增長(zhǎng)階段，正在從以智能手機(jī)為代表的移動(dòng)/互聯(lián)網(wǎng)時(shí)代進(jìn)入一個(gè)AI時(shí)代，未來半導(dǎo)體行業(yè)的營(yíng)收也將從幾十億美元增長(zhǎng)到500億美元。

 

Steve Mensor表示，固定和無線網(wǎng)絡(luò)帶寬的急劇增加，加上處理能力向邊緣等進(jìn)行重新分配，以及數(shù)十億物聯(lián)網(wǎng)設(shè)備的出現(xiàn)，將給傳統(tǒng)網(wǎng)絡(luò)和計(jì)算基礎(chǔ)設(shè)施帶來壓力。這種新的處理范式意味著每秒將有數(shù)十億到數(shù)萬億次的運(yùn)算。傳統(tǒng)云和企業(yè)數(shù)據(jù)中心計(jì)算資源和通信基礎(chǔ)設(shè)施無法跟上數(shù)據(jù)速率的指數(shù)級(jí)增長(zhǎng)、快速變化的安全協(xié)議、以及許多新的網(wǎng)絡(luò)和連接要求。

傳統(tǒng)的多核CPU和SoC無法在沒有輔助的情況下獨(dú)立滿足這些要求，因而它們需要硬件加速器，通常是可重新編程的硬件加速器，用來預(yù)處理和卸載計(jì)算，以便提高系統(tǒng)的整體計(jì)算性能，解決帶寬爆炸問題。

以AI/ML應(yīng)用為例，它需要一種適用于各種適應(yīng)這個(gè)可編程世界的可編程硬件加速手段。可以做到可編程硬件加速的選項(xiàng)包括CPU、GPU、FPGA和ASIC。人工智能計(jì)算、5G等為什么既不用CPU，也不用ASIC，而要用FPGA呢？理由是CPU靈活性還可以，但是效率比較低；GPU主要用于加快圖形處理速度；ASIC針對(duì)性強(qiáng)，效率也高，但是靈活性不足，顯而易見，剩下的選項(xiàng)只有FPGA了。它可以兼顧AI/ML應(yīng)用的靈活性和效率，下圖顯示了FPGA的一些優(yōu)勢(shì)。

 

但是，F(xiàn)PGA是大型邏輯門陣列，也就是大規(guī)模可編程芯片，開發(fā)起來有一定難度，成本也比較高。

新出現(xiàn)的嵌入式FPGA（eFPGA）是指將一個(gè)或多個(gè)FPGA以IP的形式嵌入ASIC、ASSP或SoC等芯片中。eFPGA是一種數(shù)字可重構(gòu)結(jié)構(gòu)，由可編程互連中的可編程邏輯組成，通常表現(xiàn)為矩形陣列，數(shù)據(jù)輸入和輸出位于邊緣周圍。

Steve Mensor告訴記者，今天，經(jīng)過優(yōu)化的eFPGA已經(jīng)可以滿足AI/ML和硬件加速應(yīng)用的高性能需求。采用新一代Speedcore Gen4架構(gòu)的Speedcore 7t在TSMC 7nm上構(gòu)建，可以提供較佳PPA（性能、功耗、面積）效果，有助于提升計(jì)算、數(shù)據(jù)傳輸和存儲(chǔ)帶寬的性能。

據(jù)介紹，新的Speedcore Gen4架構(gòu)實(shí)現(xiàn)了多項(xiàng)創(chuàng)新，其中查找表的所有方面都得到了增強(qiáng)，以支持使用較少的資源來實(shí)現(xiàn)各種功能，從而可縮減面積和功耗并提高性能。其中的更改包括將ALU的大小加倍、將每個(gè)LUT的寄存器數(shù)量加倍、支持7位函數(shù)和一些8位函數(shù)、以及為移位寄存器提供的專用高速連接。

其中的路由架構(gòu)也采用一種獨(dú)立的專用總線路由結(jié)構(gòu)得到了增強(qiáng)。在該路由結(jié)構(gòu)中還有專用的總線多路復(fù)用器，可有效地創(chuàng)建分布式的、運(yùn)行時(shí)可配置的交換網(wǎng)絡(luò)。這為高帶寬和低延遲應(yīng)用提供了較佳的解決方案，并在業(yè)界首次實(shí)現(xiàn)了將網(wǎng)絡(luò)優(yōu)化應(yīng)用于FPGA互連。

 

與前一代Speedcore eFPGA產(chǎn)品相比，Speedcore Gen4的性能提高了60％、功耗降低了50％、芯片面積縮小了65％。新的機(jī)器學(xué)習(xí)處理器（MLP）單元模塊可為人工智能/機(jī)器學(xué)習(xí)（AI/ML）應(yīng)用提供高出300％的性能。

 

除了計(jì)算和網(wǎng)絡(luò)基礎(chǔ)設(shè)施的通用要求之外，人工智能/機(jī)器學(xué)習(xí)還對(duì)高密度和針對(duì)性計(jì)算產(chǎn)生了顯著增加的需求。與以前的Achronix FPGA產(chǎn)品相比，新的Achronix機(jī)器學(xué)習(xí)處理器利用了人工智能/機(jī)器學(xué)習(xí)處理的特定屬性，并將這些應(yīng)用的性能提高了300％。這是通過多種架構(gòu)性創(chuàng)新來實(shí)現(xiàn)的，這些創(chuàng)新可以同時(shí)提高每個(gè)時(shí)鐘周期的性能和操作次數(shù)。

新的Achronix機(jī)器學(xué)習(xí)處理器是一個(gè)完整的人工智能/機(jī)器學(xué)習(xí)計(jì)算引擎，支持定點(diǎn)和多個(gè)浮點(diǎn)數(shù)格式和精度。每個(gè)機(jī)器學(xué)習(xí)處理器包括一個(gè)循環(huán)寄存器文件（Cyclical Register File），它用來存儲(chǔ)重用的權(quán)重或數(shù)據(jù)。各個(gè)機(jī)器學(xué)習(xí)處理器與相鄰的機(jī)器學(xué)習(xí)處理器單元模塊和更大的存儲(chǔ)單元模塊緊密耦合，以提供較高的處理性能、每秒較高的操作次數(shù)和較低的功率分集。這些機(jī)器學(xué)習(xí)處理器支持各種定點(diǎn)和浮點(diǎn)格式，包括Bfloat16、16位、半精度、24位和單元塊浮點(diǎn)。用戶可以通過為其應(yīng)用選擇較佳精度來實(shí)現(xiàn)精度和性能的均衡。

為了補(bǔ)充機(jī)器學(xué)習(xí)處理器并提高人工智能/機(jī)器學(xué)習(xí)的計(jì)算密度，Speedcore Gen4查找表（LUT）可以實(shí)現(xiàn)比任何獨(dú)立FPGA芯片產(chǎn)品高出兩倍的乘法器。領(lǐng)先的獨(dú)立FPGA芯片在21個(gè)查找表可以中實(shí)現(xiàn)6x6乘法器，而Speedcore Gen4僅需在11個(gè)LUT中就可實(shí)現(xiàn)相同的功能，并可在1 GHz的速率上工作。

Steve Mensor較后表示，Achronix正在使用經(jīng)過驗(yàn)證的同樣方法為客戶提供較新的Speedcore Gen4 eFPGA技術(shù)，滿足他們將eFPGA IP的所有優(yōu)勢(shì)和靈活性與增強(qiáng)的人工智能/機(jī)器學(xué)習(xí)功能相結(jié)合的愿望，而這種較前沿的功能得益于較新機(jī)器學(xué)習(xí)處理器單元模塊和臺(tái)積電（TSMC）較先進(jìn)的7nm工藝技術(shù)。

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