內(nèi)容概要：

·        憑借為TSMC7nm工藝打造的定制/模擬電路仿真與數(shù)字工具套件，Cadence獲得TSMCv1.0設(shè)計(jì)認(rèn)證及SPICE認(rèn)證。該套件旨在優(yōu)化移動(dòng)應(yīng)用與高性能應(yīng)用的計(jì)算設(shè)計(jì)。

·        TSMC與Cadence攜手開發(fā)面向7nm定制電路設(shè)計(jì)參考流程的先進(jìn)方法與特色功能，提高設(shè)計(jì)生產(chǎn)力

·        Cadence 7nm設(shè)計(jì)庫參數(shù)特征化工具流程支持工藝變更簽核

·        Cadence采用7nm工藝節(jié)點(diǎn)的旗艦DDR4 PHY已成功流片，并將繼續(xù)開發(fā)針對(duì)TSMC 7nm工藝的完整設(shè)計(jì)IP

2017年3月22日，上海——楷登電子（美國(guó) Cadence 公司，NASDAQ: CDNS）今日正式宣布與臺(tái)灣積體電路制造股份有限公司（TSMC）取得的多項(xiàng)合作成果，進(jìn)一步強(qiáng)化面向移動(dòng)應(yīng)用與高性能計(jì)算（HPC）平臺(tái)的7nm FinFET工藝創(chuàng)新。Cadence^®數(shù)字簽核與定制/模擬電路仿真工具獲得TSMC7nm工藝v1.0設(shè)計(jì)規(guī)則手冊(cè)（DRM）認(rèn)證及SPICE認(rèn)證。合作期間，Cadence開發(fā)了包括多種解決方案的全新工藝設(shè)計(jì)包（PDK），進(jìn)一步實(shí)現(xiàn)功耗、性能和面積（PPA）優(yōu)化。此外，Cadence 7nm定制電路設(shè)計(jì)參考流程（CDRF）與設(shè)計(jì)庫參數(shù)描述流程也獲得增強(qiáng)，并已有客戶完成7nm DDR4 PHY IP 的部署。

如需了解Cadence全流程數(shù)字與簽核先進(jìn)節(jié)點(diǎn)解決方案的詳細(xì)內(nèi)容，請(qǐng)?jiān)L問www.cadence.com/go/tsmc7nmdands。如需了解Cadence定制/模擬電路仿真先進(jìn)節(jié)點(diǎn)解決方案，請(qǐng)?jiān)L問www.cadence.com/go/tsmc7nmcanda。如需了解Cadence IP 先進(jìn)節(jié)點(diǎn)解決方案，請(qǐng)?jiān)L問www.cadence.com/go/tsmc7nmipadv。

7nm工具認(rèn)證

面向TSMC的7nm工藝，Cadence打造了從設(shè)計(jì)實(shí)現(xiàn)到較終Signoff的完整數(shù)字流程，且已經(jīng)通過TSMC認(rèn)證。該流程由以下核心系統(tǒng)組成：Innovus^™設(shè)計(jì)實(shí)現(xiàn)系統(tǒng)、Quantus^™ QRC提取解決方案、Tempus^™時(shí)序簽核解決方案、Voltus^™ IC電源完整性解決方案、Voltus-Fi定制化電源完整性解決方案、物理驗(yàn)證系統(tǒng)（PVS）以及版圖依賴效應(yīng)（LDE）電氣分析工具。

TSMC7nm HPC平臺(tái)已獲得多項(xiàng)支持，包括Genus^™綜合解決方案的via-pillar建模以及完整的via-pillar設(shè)計(jì)實(shí)現(xiàn)和簽核環(huán)境。同時(shí)，時(shí)鐘網(wǎng)格控制和總線布線功能已經(jīng)實(shí)現(xiàn)對(duì)高性能設(shè)計(jì)庫的支持，進(jìn)一步優(yōu)化PPA性能并減少電遷移（EM）。上述特性皆有助于客戶在成功打造先進(jìn)節(jié)點(diǎn)系統(tǒng)的同時(shí)減少迭代次數(shù)，并確保成本與性能目標(biāo)的實(shí)現(xiàn)。

獲得認(rèn)證的定制／仿真工具包括：Spectre^®加速并行仿真器（APS）、Spectre eXtensive 分區(qū)仿真器（XPS）、Spectre經(jīng)典仿真器、Virtuoso^®v版圖套件、Virtuoso電路原理圖編輯工具以及Virtuoso仿真設(shè)計(jì)環(huán)境（ADE）。7nm 工藝方面，高級(jí)設(shè)備投射以及定制化布線流程得到增強(qiáng)，助客戶提高生產(chǎn)力，滿足功耗、多種曝光，密度以及電遷移的要求。

7nm定制設(shè)計(jì)參考流程（CDRF）

為應(yīng)對(duì)7nm定制與混合信號(hào)設(shè)計(jì)面臨的挑戰(zhàn)，Cadence成功開發(fā)增強(qiáng)版定制電路設(shè)計(jì)參考流程（CDRF）。增強(qiáng)版CDRF以經(jīng)過改進(jìn)的設(shè)計(jì)方法為基礎(chǔ)，提供包括電路設(shè)計(jì)理念深度解讀、版圖設(shè)計(jì)實(shí)現(xiàn)，以及簽核與驗(yàn)證模塊在內(nèi)的多項(xiàng)特色功能，提高生產(chǎn)力。電路設(shè)計(jì)模塊詳細(xì)解讀了多項(xiàng)實(shí)現(xiàn)方法，包括如何通過使用模塊發(fā)生器（ModGen）限制條件和TSMC PDK 的設(shè)備陣列獲取電路原理圖、如何進(jìn)行功能性驗(yàn)證、良率預(yù)估和優(yōu)化，以及如何進(jìn)行可靠性分析；簽核驗(yàn)證方面，物理驗(yàn)證模塊特別強(qiáng)調(diào)了設(shè)計(jì)規(guī)則與“布局對(duì)線路圖（LVS）”檢查、簽核寄生參數(shù)提取，以及電遷移和電壓降（EM／IR）簽核檢查。

版圖設(shè)計(jì)實(shí)現(xiàn)模塊包括針對(duì)FinFET設(shè)備電路布局的互聯(lián)與限制條件驅(qū)動(dòng)版圖，助設(shè)計(jì)師遵守設(shè)計(jì)規(guī)則，應(yīng)對(duì)版圖依賴效應(yīng)（LDE）。布線模塊包括色彩感知流程和創(chuàng)新的電痕模式系統(tǒng)，縮短設(shè)計(jì)時(shí)間，減少寄生，并幫助設(shè)計(jì)師避免因電遷移而導(dǎo)致的一系列問題。

7nm設(shè)計(jì)庫參數(shù)特征化工具流程

工具認(rèn)證以外，Cadence Virtuoso Liberate^™參數(shù)特征化解決方案和Virtuoso Variety^™統(tǒng)計(jì)參數(shù)特征化解決方案也獲得TSMC批準(zhǔn)，將為包括高級(jí)時(shí)序、噪聲和功耗模型在內(nèi)的7nm工藝提供Liberty內(nèi)容庫。憑借創(chuàng)新的自由變量形式（LVF）描述方法，上述解決方案可以實(shí)現(xiàn)工藝變更簽核；并創(chuàng)建電遷移（EM）模型，實(shí)現(xiàn)EM信號(hào)優(yōu)化及簽核。

面向7nm工藝的IP合作

作為DDR控制器和PHY IP的領(lǐng)先企業(yè)，CadenceDDR4 PHY和LPDDR4 PHY曾用于數(shù)代TSMC工藝技術(shù)（從28HPM／28HPC／28HPC+，到 16FF+／16FFC節(jié)點(diǎn)）。通過與TSMC及用戶的緊密合作，Cadence從去年開始致力于開發(fā)7nm工藝IP。截至2016年第4季度，Cadence應(yīng)用7nm工藝節(jié)點(diǎn)實(shí)現(xiàn)DDR4 PHY旗艦產(chǎn)品的成功流片；核心客戶也已完成7nm DDR PHY與現(xiàn)有企業(yè)級(jí)SoC的集成。

“TSMC的較新工藝結(jié)合Cadence的強(qiáng)大工具與IP，必將為我們的共同客戶打造較佳的先進(jìn)節(jié)點(diǎn)設(shè)計(jì)解決方案，”Cadence公司執(zhí)行副總裁兼數(shù)字與簽核事業(yè)部、系統(tǒng)與驗(yàn)證事業(yè)部總經(jīng)理Anirudh Devgan博士表示。“隨著v1.0設(shè)計(jì)規(guī)則的成熟以及TSMC認(rèn)證的獲得，我們已經(jīng)做好充分準(zhǔn)備，滿足較具創(chuàng)新能力7nm工藝客戶的生產(chǎn)需求。”

“全新v1.0設(shè)計(jì)規(guī)則與PDK表明，我們?cè)?span lang="EN-US">7nm生產(chǎn)設(shè)計(jì)領(lǐng)域已經(jīng)達(dá)到了全新高度，”TSMC設(shè)計(jì)架構(gòu)市場(chǎng)部高級(jí)總監(jiān)Suk Lee表示。“我們與Cadence緊密合作，共同開發(fā)針對(duì)7nm設(shè)計(jì)的創(chuàng)新IP并為其頒發(fā)認(rèn)證，助力我們的共同客戶實(shí)現(xiàn)移動(dòng)設(shè)備與HPC設(shè)計(jì)的PPA目標(biāo)。”

“ARM與Cadence和TSMC已經(jīng)就7nm設(shè)計(jì)流程展開密切合作，”ARM公司系統(tǒng)與軟件事業(yè)部總經(jīng)理Monika Biddulph表示。“該流程將進(jìn)一步推動(dòng)高端移動(dòng)應(yīng)用與高性能運(yùn)算應(yīng)用的平臺(tái)開發(fā)。”

關(guān)于楷登電子Cadence

Cadence公司致力于推動(dòng)電子系統(tǒng)和半導(dǎo)體公司設(shè)計(jì)創(chuàng)新的終端產(chǎn)品，以改變?nèi)藗兊墓ぷ鳌⑸�活和娛樂方式。客戶采�?/span> Cadence的軟件、硬件、IP 和服務(wù)，覆蓋從半導(dǎo)體芯片到電路板設(shè)計(jì)乃至整個(gè)系統(tǒng)，幫助他們能更快速向市場(chǎng)交付產(chǎn)品。Cadence公司創(chuàng)新的“系統(tǒng)設(shè)計(jì)實(shí)現(xiàn)” （SDE）戰(zhàn)略，將幫助客戶開發(fā)出更具差異化的產(chǎn)品，無論是在移動(dòng)設(shè)備、消費(fèi)電子、云計(jì)算、汽車電子、航空、物聯(lián)網(wǎng)、工業(yè)應(yīng)用等其他的應(yīng)用市場(chǎng)。Cadence公司同時(shí)被財(cái)富雜志評(píng)選為“全球年度較適宜工作的100家公司”之一。了解更多，請(qǐng)?jiān)L問公司網(wǎng)站www.cadence.com。

# # #

© 2017 Cadence Design Systems, Inc.版權(quán)所有。在全球范圍保留所有權(quán)利。Cadence、Cadence徽標(biāo)和www.cadence.com/go/trademarks中列出的其他Cadence標(biāo)志均為Cadence Design Systems, Inc.的商標(biāo)或注冊(cè)商標(biāo)。所有其他標(biāo)識(shí)均為其各自所有者的資產(chǎn)。