- 將把NAND閃存糾錯電路數量減少38% -

東芝公司(Toshiba Corporation)(TOKYO:6502)今天宣布，該公司已經開發(fā)出時域模擬及數字混合信號處理電路，該產品有可能替代通用數字信號糾錯處理。該技術可將NAND閃存糾錯使用的低密度奇偶校驗(LDPC)解碼器的門數減少38%，并將有助于東芝提高成本競爭力。東芝于2013年2月20日在舊金山國際固態(tài)電路會議(International Solid-State Circuit Conference)上發(fā)布了該電路。

隨著容量的進步，糾錯對于確保NAND閃存的可靠性而言比以往任何時候都更為重要。糾錯率經過改善的先進糾錯特性是無線通信中必不可少的。就這二者而言，LDPC編碼都是較具前景的糾錯編碼之一。

LDPC解碼器電路的問題在于，其使用的概率信息量超過了傳統(tǒng)糾錯技術中所使用的比特信息量，導致門數較多。解決這一問題的方法包括用模擬量（如電壓）來表示概率信息。這就減少了信息表示所需的接線數量，因為一根電線可包含多比特模擬信息，但只包含1比特數字信息。然而，這種方法不夠實用，因為無法利用普遍使用的自動化設計工具來設計所需的大型系統(tǒng)。另外還存在將模數與數模轉換器進行整合的問題，因為它們不但體積大而且十分耗電。

東芝的時域模擬與數字混合信號處理電路利用“時間”表示信息。跟基于電壓的模擬信號一樣，“時間”可以包含多比特信息，但是其接口電路、時數與數時轉換器相比模數與數模轉換器不但體積小，而且功耗低。所有電路元素均為數字式，可以使用標準的設計自動化工具，并可輕松應用到大系統(tǒng)中。

東芝已經制作了LDPC解碼器，并證明了其門數比普通的數字實現方式少38%。

東芝半導體研發(fā)中心專家Daisuke Miyashita先生參與了此次開發(fā)工作，他說：“我們將推動該擬議方法的研發(fā)，目標就是將之應用于各種系統(tǒng)，包括可處理大量信息的LDPC解碼器。”

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