據(jù)日經(jīng)BP社報道，英國ARM于2008年10月21日在東京舉行新聞發(fā)布會，與美國IBM等共同介紹了32nm、28nm工藝SoC（系統(tǒng)芯片）設計平臺的合作開發(fā)詳細內(nèi)容。

共同開發(fā)的具體內(nèi)容是：兩公司將面向IBM、新加坡特許半導體（Chartered Semiconductor Manufacturing）和韓國三星電子采用的Bulk CMOS通用制造平臺“Common Platform”，共同開發(fā)對于32nm、28nm工藝技術(shù)來說為較優(yōu)化的物理IP（標準單元和Memory Generator等）。

ARM此前也推出過支持Common Platform的物理IP。包括90nm工藝、65nm工藝和45nm工藝的物理IP。不過此前是在確定工藝技術(shù)的細節(jié)之后，把通用物理IP合并到該工藝中得到的。

而在此次面向32nm、28nm工藝的合作中，需要在工藝技術(shù)開發(fā)的同時，進行物理IP的布局（Layout）優(yōu)化工作等。這樣，可充分發(fā)揮出制造工藝的實力，提高質(zhì)量和可靠性。

32nm的量產(chǎn)將從2009年底之后開始

針對商用物理IP的專用化，ARM的物理IP業(yè)務的競爭者——美國Virag

e Logic也同時在美國做了技術(shù)發(fā)布。對此，此次新聞發(fā)布會上ARM的Thomas R. Lantzsch（物理IP市場營銷副總裁）表示，這是“水平分工的半導體產(chǎn)業(yè)開始統(tǒng)合”的一個環(huán)節(jié)。

出席此次新聞發(fā)布會的IBM的R（Jaga) Jagannathan（32nm、65nm技術(shù)開發(fā)部門經(jīng)理）介紹了采用通用平臺的32nm工藝等。此項技術(shù)采用high-k柵極絕緣膜和金屬柵極。通過使用high-k材料和金屬柵極，性能提高了35％左右，耗電量約降低約50％。

R（Jaga) Jagannathan同時表示，采用該工藝的試制芯片Shuttle Service將從2008年第3季度開始。另外他還表示，已采用IBM的32nm低耗電工藝試制出了ARM處理器內(nèi)核“Cortex-M3”。該試制芯片名為“Cassini”。基于通用平臺的32nm工藝量產(chǎn)將從2009年年底開始。