——訪賽靈思全球營銷與業務拓展高級副總裁Vin Ratford

 
作者：張國斌
“珍惜傳統、古建筑、古典文化和典雅的生活方式是有價值的，不過在科技的世界，固守過時的生產方法、舊的生產線、舊市場、管理者或工人的陳腐態度，則是一劑自殺的藥方。”
勒阿恩 馬克多爵士，新科學雜志，1982
我們身處變革的時代，這不僅體現在半導體產品日新月異，更體現在電子產品研發模式、思維、方法也在不斷變化，“更低功耗、更短面市時間、更多功能、更低成本、更。。。。”這些來自終端消費者不斷涌現的新需求正將ASIC逼向極限，毫無疑問，電子產業需要新的設計思路和方法學，FPGA，這個較初只用于膠合邏輯的配角正在悄然轉變為電子設計的主角，一場新的設計變革正在醞釀，如何認識這場變革？你了解FPGA的較新發展動態嗎？FPGA廠商如何推動這場變革？近日，問獨家專訪了賽靈思全球營銷與業務拓展高級副總裁Vin Ratford，作為可編程領域的一名老兵，Ratford分享了它對FPGA的看法和賽靈思公司較新策略，在此，我們以問答形式刊出采訪實錄，以饗讀者。

問：現今的FPGA開發和較初的FPGA已經有很大不同，賽靈思如何讓工程師更方便地開發FPGA？
Vin Ratford：確實，現今的FPGA已經和過去的FPGA有很大不同，過去，FPGA只作為膠合邏輯使用，當時只有上千個查找表，大家知道如何配置就可以了，現在FPGA變得日益復雜和強大，對于我們FPGA廠商來說（不只是賽靈思公司），較大的挑戰是可編程性的管理，具體就是如何簡化設計流程－－和以前的開發相比，以前開發FPGA的工程師需要懂很多知識，例如RTL設計、HDL語言、嵌入式處理器、DSP、I/O、算法等，現在，我們要做的不是只讓博士來開發FPGA，而是讓很多不懂FPGA的人懂得開發和應用。如何實現這個目標？這就是我們提出的目標設計平臺（TDP）的概念，就是我們先將FPGA系統開發中所需要的80％的基礎工作完成（不只是配置），而讓客戶投入主要精力去完成較后的差異化工作。

在提升FPGA易用性方面，我們的比照對象不是競爭對手，而是ASIC/ASSP廠商，例如TI、ST等，我們的目標是讓客戶在使用FPGA時和使用ASIC的體驗類似，我們知道，FPGA的參考設計都是假設用戶對FPGA有一定的認知基礎，而標準器件則不一樣，你可以不用對你要使用的DSP等器件架構有詳細的了解就可以進行開發，我們的目標就是把FPGA器件變成和標準器件一樣做到開盒即用。

問：如何去實現這樣的易用性？
Vin Ratford：主要是軟件方面的進行改進，例如在進行標準器件開發的時候，工程師只要懂C語言就可以進行應用的實現，在開發FPGA的時候，需要實現從C語言到門級語言的轉換，我們的目標是讓一個懂C語言熟悉標準器件例如DSP的工程師可以輕松地完成無障礙完成FPGA開發，我們在這方面正在做一些工作，年底會有一個發布，并以白皮書的形式來告知。

驗證這個較好的辦法就是用兩個工程師，一個懂FPGA，一個懂DSP，他們在用我們的新工具的時候是否用自己熟悉的方法達到一樣的結果。

問：在通用語言開發上，賽靈思需要設定特別的要求和格式嗎？有無在開發更高級的語言？
Vin Ratford：縱觀標準器件的開發，都是較初用低價語言開發然后逐漸走向高級，EDA業界也是這個趨勢，會有越來越高級的語言，FPGA也一樣，較早大家用HDL語言，現在可以用C語言、C＋＋語言了，未來會有更高級的語言例如圖形化語言來支持開發。以前很多算法需要用Matlab來驗證然后才應用，現在就可以直接用Matlab來開發了。

我們的代碼開發，不需要特別的編譯器和格式，因為很多人在開發設計的時候不是完全從0開始，他們是從舊有的設計上開始的，而舊有的設計不需要改變代碼的編寫方式，所以，我們力求用通用的C編譯器來支持開發，也讓開發更簡單。

問:這是否意味著FPGA日益變成“通用”器件了？
Vin Ratford：是的，近年來，FPGA在向嵌入式處理系統轉變，變成可編程系統（SOPC）。目前，50％的FPGA系統中有嵌入式處理器，可以說，FPGA日益具備ASIC等標準器件的特征，而且，隨著FPGA性價比的提升，FPGA的規模應用數量在增加――以前1萬門的應用需要FPGA，現在可能提升到10萬門規模，所以FPGA從“專用”變得越來越“通用”了，不過，我們還要解決幾個問題，例如把用戶的開發難度降到較低等。

問：目標設計平臺推出后客戶反響如何？賽靈思如何推進這個平臺的發展？
Vin Ratford：目標設計平臺概念推出后平臺模式受到我們客戶的熱烈歡迎，我們認為客戶需求的不僅僅是芯片本身，而是整個解決方案，以及如何用這些方案實現更復雜的應用。他們需要足夠的IP、軟件等支持。
要想目標設計平臺獲得成功，較關鍵就是合作伙伴，實際上，我此行的目的就是要參加9月16日舉行的一個賽靈思生態系統合作高峰會，我們重要的生態系統合作伙伴都會參加這個會議，屆時，我們會討論如何加強生態系統建設，合作模式以及如何吸引更多合作伙伴加入我們生態系統等。

我們近期還發布了較新了高帶寬Virtex-6 HXT FPGA系列，也兌現了我們年初的承諾――不斷推進目標設計平臺建設。

問：目前設計平臺目前進行到第幾級建設？什么時候完成目標設計平臺？
Vin Ratford：從目前進展看進行到第3層建設，目前設計平臺永遠沒有完工的期限，我們會不斷更新和發展。

問：目標設計平臺和其他公司提供的開發板、參考設計等設計服務有什么不同？
Vin Ratford：目標設計平臺也包括開發板、參考設計等，但是我們提供的開發板、參考設計和其他公司提供的類似服務不同，我們提供的開發板、參考設計以及第三方IP都是要經過驗證，給用戶帶來實際價值的服務，此外，我們還提供培訓、文件等，一般的參考設計是一塊塊的，我們的目標設計平臺是系統組成部分，是經過驗證的，例如馬達控制，我們的方案都是經過實際驗證過的，此外還有一些轉換工作，例如一些FPGA的架構都事先設定好，有些工程師熟悉C語言，對HDL語言不同，現在他就不用寫HDL語言，我們可以做好轉換，讓用戶使用過程簡化。 下一步是提供kit讓客戶開發有價值的部分。

問：請介紹賽靈思在3G基礎架構方面所提供的方案以及在LTE方面的進展？
Vin Ratford：我們一直為3G基礎架構提供各種應用方案，我們提供業界較完整的3G 無線架構IP，目前很多IP都已經應用在3G基站上，我們也是較早在LTE方面進行研發投入的公司，這個工作始于5年前，當時LTE標準還沒有誕生，在今年2月，賽靈思就發布完整的LTE前端設計方案（LTE DFE）包括：高度優化的數字上變頻（DUC）、數字下變頻（DDC）以及削峰（CFR）模塊，從而共同構成一個完整的LTE射頻子系統，這是業界第一款也是唯一一款完整LTE方案。

問：賽靈思和提供3G方案的那些ASSP廠商相比有哪些優勢？
Vin Ratford：
與ASSP廠商相比，FPGA優勢體現在靈活性、掩膜成本和性能上，在靈活性（這是客戶需要的功能）上，因為標準的更新很快很多設計需要不斷修改，掩膜成本方面，隨著工藝尺寸的縮小，ASIC的成本急劇上升，ASIC需要考慮應用市場的規模，而這對FPGA來說不是問題，因為FPGA進行一次掩膜，卻有2萬個客戶來分擔掩膜成本。性能方面，FPGA較擅長并行處理，這是很多ASIC方案不具備的。

——創新網小編