全球電子設計創新領先企業Cadence設計系統公司(Nasdaq: CDNS)與全球較大的專業積體電路制造服務公司-臺灣積體電路制造股份有限公司(TWSE: 2330 , NYSE: TSM) (以下簡稱臺積公司)今日共同宣布推出業界第一款的混合信號/射頻參考設計”錦囊”(MS/RF RDK)。這款錦囊采用Cadence® Virtuoso®混合信號技術研發完成，可提供矽芯片特性行為模型(silicon-characterized behavioral models) 以及完整的教學內容，展示經驗證的高效混合信號/射頻IC參考設計流程，協助實現更快的上市時間。新技術包括鎖相環電路(Phase Locked Loop) 噪聲敏感參考設計實例，能夠以準確、高效的方式預測相位噪聲(phase noise)。采用的技術包括Virtuoso定制設計平臺中的SKILL-based Pcells、QRC抽取，以及涵蓋Spectre® Circuit Simulator、Spectre RF與AMS Designer的Virtuoso多模仿真等。

完整的混合信號/射頻參考設計錦囊包含了相關文件、PLL電路實例以及經驗證的流程教程，于2009年第二季公布在臺積公司線上客戶服務系統TSMC Online (http://online.tsmc.com )，提供給全球臺積公司六五納米客戶，使其充分了解完整的解決方案。 Cadence與臺積公司計劃于四月加州圣荷塞的TSMC技術研討會(TSMC Technology Symposium)、五月德國慕尼黑的CDNLive! EMEA用戶大會及7月的舊金山設計自動化大會Design Automation Conference (DAC)中演示說明整個流程。
「這款混合信號/射頻參考設計錦囊是TSMC與Cadence持續合作的完美例證，協助雙方客戶享受更迅速的上市時間，」TSMC設計架構行銷處資深總監莊少特表示：「面臨復雜的射頻混合信號設計挑戰，我相信這款參考流程以及輔助材料與實例，能夠為我們眾多的客戶提供令人滿意的支援。」
「在更廣大的定制與混合信號設計生態系統中，Cadence Virtuoso技術扮演了核心角色，」Cadence解決方案營銷部集團總監Bill Heiser表示：「我們承諾與TSMC密切合作，持續強化半導體生態系統，協助我們的共同客戶因應克服較艱困的混合信號挑戰。」