內(nèi)容概要：

·        憑借為TSMC7nm工藝打造的定制/模擬電路仿真與數(shù)字工具套件，Cadence獲得TSMCv1.0設計認證及SPICE認證。該套件旨在優(yōu)化移動應用與高性能應用的計算設計。

·        TSMC與Cadence攜手開發(fā)面向7nm定制電路設計參考流程的先進方法與特色功能，提高設計生產(chǎn)力

·        Cadence 7nm設計庫參數(shù)特征化工具流程支持工藝變更簽核

·        Cadence采用7nm工藝節(jié)點的旗艦DDR4 PHY已成功流片，并將繼續(xù)開發(fā)針對TSMC 7nm工藝的完整設計IP

2017年3月22日，上海——楷登電子（美國 Cadence 公司，NASDAQ: CDNS）今日正式宣布與臺灣積體電路制造股份有限公司（TSMC）取得的多項合作成果，進一步強化面向移動應用與高性能計算（HPC）平臺的7nm FinFET工藝創(chuàng)新。Cadence^®數(shù)字簽核與定制/模擬電路仿真工具獲得TSMC7nm工藝v1.0設計規(guī)則手冊（DRM）認證及SPICE認證。合作期間，Cadence開發(fā)了包括多種解決方案的全新工藝設計包（PDK），進一步實現(xiàn)功耗、性能和面積（PPA）優(yōu)化。此外，Cadence 7nm定制電路設計參考流程（CDRF）與設計庫參數(shù)描述流程也獲得增強，并已有客戶完成7nm DDR4 PHY IP 的部署。

如需了解Cadence全流程數(shù)字與簽核先進節(jié)點解決方案的詳細內(nèi)容，請訪問www.cadence.com/go/tsmc7nmdands。如需了解Cadence定制/模擬電路仿真先進節(jié)點解決方案，請訪問www.cadence.com/go/tsmc7nmcanda。如需了解Cadence IP 先進節(jié)點解決方案，請訪問www.cadence.com/go/tsmc7nmipadv。

7nm工具認證

面向TSMC的7nm工藝，Cadence打造了從設計實現(xiàn)到較終Signoff的完整數(shù)字流程，且已經(jīng)通過TSMC認證。該流程由以下核心系統(tǒng)組成：Innovus^™設計實現(xiàn)系統(tǒng)、Quantus^™ QRC提取解決方案、Tempus^™時序簽核解決方案、Voltus^™ IC電源完整性解決方案、Voltus-Fi定制化電源完整性解決方案、物理驗證系統(tǒng)（PVS）以及版圖依賴效應（LDE）電氣分析工具。

TSMC7nm HPC平臺已獲得多項支持，包括Genus^™綜合解決方案的via-pillar建模以及完整的via-pillar設計實現(xiàn)和簽核環(huán)境。同時，時鐘網(wǎng)格控制和總線布線功能已經(jīng)實現(xiàn)對高性能設計庫的支持，進一步優(yōu)化PPA性能并減少電遷移（EM）。上述特性皆有助于客戶在成功打造先進節(jié)點系統(tǒng)的同時減少迭代次數(shù)，并確保成本與性能目標的實現(xiàn)。

獲得認證的定制／仿真工具包括：Spectre^®加速并行仿真器（APS）、Spectre eXtensive 分區(qū)仿真器（XPS）、Spectre經(jīng)典仿真器、Virtuoso^®v版圖套件、Virtuoso電路原理圖編輯工具以及Virtuoso仿真設計環(huán)境（ADE）。7nm 工藝方面，高級設備投射以及定制化布線流程得到增強，助客戶提高生產(chǎn)力，滿足功耗、多種曝光，密度以及電遷移的要求。

7nm定制設計參考流程（CDRF）

為應對7nm定制與混合信號設計面臨的挑戰(zhàn)，Cadence成功開發(fā)增強版定制電路設計參考流程（CDRF）。增強版CDRF以經(jīng)過改進的設計方法為基礎，提供包括電路設計理念深度解讀、版圖設計實現(xiàn)，以及簽核與驗證模塊在內(nèi)的多項特色功能，提高生產(chǎn)力。電路設計模塊詳細解讀了多項實現(xiàn)方法，包括如何通過使用模塊發(fā)生器（ModGen）限制條件和TSMC PDK 的設備陣列獲取電路原理圖、如何進行功能性驗證、良率預估和優(yōu)化，以及如何進行可靠性分析；簽核驗證方面，物理驗證模塊特別強調(diào)了設計規(guī)則與“布局對線路圖（LVS）”檢查、簽核寄生參數(shù)提取，以及電遷移和電壓降（EM／IR）簽核檢查。

版圖設計實現(xiàn)模塊包括針對FinFET設備電路布局的互聯(lián)與限制條件驅(qū)動版圖，助設計師遵守設計規(guī)則，應對版圖依賴效應（LDE）。布線模塊包括色彩感知流程和創(chuàng)新的電痕模式系統(tǒng)，縮短設計時間，減少寄生，并幫助設計師避免因電遷移而導致的一系列問題。

7nm設計庫參數(shù)特征化工具流程

工具認證以外，Cadence Virtuoso Liberate^™參數(shù)特征化解決方案和Virtuoso Variety^™統(tǒng)計參數(shù)特征化解決方案也獲得TSMC批準，將為包括高級時序、噪聲和功耗模型在內(nèi)的7nm工藝提供Liberty內(nèi)容庫。憑借創(chuàng)新的自由變量形式（LVF）描述方法，上述解決方案可以實現(xiàn)工藝變更簽核；并創(chuàng)建電遷移（EM）模型，實現(xiàn)EM信號優(yōu)化及簽核。

面向7nm工藝的IP合作

作為DDR控制器和PHY IP的領先企業(yè)，CadenceDDR4 PHY和LPDDR4 PHY曾用于數(shù)代TSMC工藝技術（從28HPM／28HPC／28HPC+，到 16FF+／16FFC節(jié)點）。通過與TSMC及用戶的緊密合作，Cadence從去年開始致力于開發(fā)7nm工藝IP。截至2016年第4季度，Cadence應用7nm工藝節(jié)點實現(xiàn)DDR4 PHY旗艦產(chǎn)品的成功流片；核心客戶也已完成7nm DDR PHY與現(xiàn)有企業(yè)級SoC的集成。

“TSMC的較新工藝結合Cadence的強大工具與IP，必將為我們的共同客戶打造較佳的先進節(jié)點設計解決方案，”Cadence公司執(zhí)行副總裁兼數(shù)字與簽核事業(yè)部、系統(tǒng)與驗證事業(yè)部總經(jīng)理Anirudh Devgan博士表示。“隨著v1.0設計規(guī)則的成熟以及TSMC認證的獲得，我們已經(jīng)做好充分準備，滿足較具創(chuàng)新能力7nm工藝客戶的生產(chǎn)需求。”

“全新v1.0設計規(guī)則與PDK表明，我們在7nm生產(chǎn)設計領域已經(jīng)達到了全新高度，”TSMC設計架構市場部高級總監(jiān)Suk Lee表示。“我們與Cadence緊密合作，共同開發(fā)針對7nm設計的創(chuàng)新IP并為其頒發(fā)認證，助力我們的共同客戶實現(xiàn)移動設備與HPC設計的PPA目標。”

“ARM與Cadence和TSMC已經(jīng)就7nm設計流程展開密切合作，”ARM公司系統(tǒng)與軟件事業(yè)部總經(jīng)理Monika Biddulph表示。“該流程將進一步推動高端移動應用與高性能運算應用的平臺開發(fā)。”

關于楷登電子Cadence

Cadence公司致力于推動電子系統(tǒng)和半導體公司設計創(chuàng)新的終端產(chǎn)品，以改變?nèi)藗兊墓ぷ鳌⑸�活和娛樂方式。客戶采�?/span> Cadence的軟件、硬件、IP 和服務，覆蓋從半導體芯片到電路板設計乃至整個系統(tǒng)，幫助他們能更快速向市場交付產(chǎn)品。Cadence公司創(chuàng)新的“系統(tǒng)設計實現(xiàn)” （SDE）戰(zhàn)略，將幫助客戶開發(fā)出更具差異化的產(chǎn)品，無論是在移動設備、消費電子、云計算、汽車電子、航空、物聯(lián)網(wǎng)、工業(yè)應用等其他的應用市場。Cadence公司同時被財富雜志評選為“全球年度較適宜工作的100家公司”之一。了解更多，請訪問公司網(wǎng)站www.cadence.com。

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