賽靈思公司全球高級副總裁、亞太區執行總裁湯立人解讀面向未來十年的Vivado 設計套件

 

 

 

 

4月25日，全球可編程平臺領導廠商賽靈思公司（Xilinx, Inc. (NASDAQ:XLNX) ）全球公開發布以 IP及系統為中心的新一代顛覆性設計環境 Vivado 設計套件，致力于在未來十年加速“All Programmable”器件的設計生產力。賽靈思公司全球高級副總裁、亞太區執行總裁湯立人 (Vincent Tong) 表示，Vivado不僅能加速可編程邏輯和 IO 的設計速度，而且還可提高可編程系統的集成度和實現速度，讓器件能夠集成 3D堆疊硅片互聯技術、ARM 處理系統、模擬混合信號 (AMS) 和絕大大部分半導體IP 核。

 

開啟“All Programmable” 器件新時代

湯立人說：“在過去的幾年中，賽靈思把半導體技術的創新推向了一個新的高度，并釋放了可編程器件全面的系統級能力。隨著賽靈思在獲獎的Zynq™-7000 EPP（可 擴展式處理平臺）器件、革命性的3D Virtex®-7堆疊硅片互聯（SSI）的技術器件上的部署， 除了我們在FPGA技術上的不斷創新之外，我們正開啟著一個令人興奮的新時代——一個“All Programmable”器件的時代。“

隨著以IP及系統為中心的工具套件震撼登場，賽靈思也引領行業進入了一個“All Programmable”世界。

 

打破兩大瓶頸

湯立人認為，“All Programmable”器件不只是涵蓋可編程邏輯設計，還涉及到可編程系統集成，要在更少的芯片上集成越來越多的系統功能。為了構建上述系統，設計人員會面臨一系列全新的集成和實現設計生產力瓶頸，這是我們必須要解決的問題。

第一個是集成瓶頸，包括：集成 C 語言算法和 RTL 級 IP ；混合 DSP、嵌入式、連接功能、邏輯領域；模塊和“系統”驗證和設計和 IP 重用。第二個是實現瓶頸，包括：層次化芯片布局規劃與分區；多領域和多晶片物理優化；多變量“設計”和“時序”收斂的沖突 ；以及設計后期發生的ECO及變更引起的連鎖反應。

Vivado 設計套件突破了可編程系統集成度和實現速度兩方面的重大瓶頸，將設計生產力提高到同類競爭開發環境的4 倍。

 

Vivado的生產力提升至原來的4倍

 

他說：“為了響應客戶對提升生產力、縮短產品上市時間，以及超越可編程邏輯，實現可編程系統集成等要求，賽靈思工程師從 2008 年開始付諸行動，并在過去一年里攜手 100 多家客戶和聯盟計劃成員進行了試用和測試（其中包括采用基于堆疊硅片互聯技術（SSIT）的 Virtex-7 FPGA實現超大容量和帶寬的客戶），從而打造出了 Vivado 工具這一巔峰之作。”

Vivado 設計套件能幫助客戶實現此前無法實現的工作。當設計人員在汽車、消費類、工業控制、有線與無線通信、醫療等眾多應用中采用新一代“All Programmable”器件來實現可編程邏輯或者可編程系統集成時，Vivado工具有助于提高他們的生產力。尤其是進行新一代設計，如上所述，工程師可用 Vivado 工具解決集成和實現方面存在的諸多生產力瓶頸問題。

 

優化的Vivado 設計環境

Vivado設計套件包括高度集成的設計環境和新一代系統到 IC 級別的工具，這些均建立在共享的可擴展數據模型和通用調試環境基礎上。這也是一個基于 AMBA AXI4 互聯規范、IP-XACT IP 封裝元數據、工具命令語言 (TCL)、Synopsys 系統約束 (SDC) 等有助于根據客戶需求量身定制設計流程并符合業界標準的開放式環境。賽靈思構建的 Vivado 工具將各類可編程技術結合在一起，可擴展實現多達 1 億個等效 ASIC 門的設計。

為了解決集成的瓶頸問題，Vivado IDE 采用了用于快速綜合和驗證 C 語言算法 IP 的 ESL 設計、實現重用的標準算法和RTL IP封裝技術、標準IP 封裝和各類系統構建塊的系統集成、可將仿真速度提高 3 倍的模塊和系統驗證功能，以及可將性能提升百倍以上的硬件協同仿真功能。

Vivado設計套件組件加速集成和實現

 

為了解決實現的瓶頸，Vivado 工具采用層次化器件編輯器和布局規劃器、速度提升了3 至 15 倍且為 SystemVerilog 提供業界領先支持的邏輯綜合工具、速度提升 了4 倍且確定性更高的布局布線引擎、以及通過分析技術可較小化時序、線長、路由擁堵等多個變量的“成本”函數。此外，增量式流程能讓工程變更通知單 (ECO) 的任何修改只需對設計的一小部分進行重新實現就能快速處理，同時確保性能不受影響。較后，Vivado 工具通過利用較新共享的可擴展數據模型，能夠估算設計流程各個階段的功耗、時序和占用面積，從而達到預先分析，進而優化自動化時鐘門等集成功能。

Vivado 設計套件與Virtex-7 2000T FPGA的組合改變了可編程邏輯產業發展的模式。Vivado 使博通無需進行任何手動布局規劃或分區工作，就能夠設計出業界較大容量的 FPGA。

學習使用按鈕式 Vivado 集成開發環境(IDE) 對大多數用戶而言應當相對比較簡單，特別是用戶已有 ISE PlanAhead 工具的使用經驗，那就更容易了。隨著用戶不斷熟悉 Vivado IDE，還可利用不斷推出的新特性以及 GUI 內置的分析和優化功能，輕松優化性能、功耗和資源利用。

 

據介紹Vivado 設計套件 2012.1 版本現已作為早期試用計劃的一部分推出。今夏早些時候將公開發布 2012.2 版本，今年晚些時候還將推出 WebPACK。目前采用 ISE 設計套件版本的客戶將免費獲得較新 Vivado 設計套件版本和IDS。賽靈思將繼續為針對 7 系列及早期產品設計的客戶提供 ISE 設計套件支持。

 

http://www.xilinx.com/cn

 

<附錄>

賽靈思公開發布 Vivado 設計套件常見問題解答

 

Vivado™ 設計套件是什么？

 

集成的設計環境——Vivado 設計套件包括高度集成的設計環境和新一代從系統到 IC 級的工具，這些均建立在共享的可擴展數據模型和通用調試環境基礎上。這也是一個基于 AMBA AXI4 互聯規范、IP-XACT IP 封裝元數據、工具命令語言 (TCL)、Synopsys 系統約束 (SDC) 以及其它有助于根據客戶需求量身定制設計流程并符合業界標準的開放式環境。賽靈思構建的的 Vivado 工具將各類可編程技術結合在一起，能夠可擴展實現多達 1 億個等效 ASIC 門的設計。

 

專注于集成的組件——為了解決集成的瓶頸問題，Vivado 設計套件采用了用于快速綜合和驗證 C 語言算法 IP 的 ESL 設計，實現重用的標準算法和 RTL IP 封裝技術，標準 IP 封裝和各類系統構建模塊的系統集成，模塊和系統驗證的仿真速度提高了3 倍，與此同時，硬件協仿真將性能提升了100倍。

 

專注于實現的組件——為了解決實現的瓶頸，Vivado工具采用層次化器件編輯器和布局規劃器、速度提升 了3 至 15 倍，且為 SystemVerilog 提供了業界較好支持的邏輯綜合工具、速度提升 4 倍且確定性更高的布局布線引擎，以及通過分析技術可較小化時序、線長、路由擁堵等多個變量的“成本”函數。此外，增量式流程能讓工程變更通知單 (ECO) 的任何修改只需對設計的一小部分進行重新實現就能快速處理，同時確保性能不受影響。較后，Vivado 工具通過利用較新共享的可擴展數據模型，能夠估算設計流程各個階段的功耗、時序和占用面積，從而達到預先分析，進而優化自動化時鐘門等集成功能。

 

為何要打造全新的工具套件而不是對 ISE 設計套件進行升級？

 

客戶需要一個全新的設計環境以提升生產力、縮短產品上市時間、超越可編程邏輯、實現可編程系統集成等。為了響應客戶的需求，賽靈思工程師從 2008 年開始付諸行動，打造出了 Vivado 工具這一巔峰之作。

 

Vivado 工具能解決當前設計人員面臨的哪些主要挑戰？

 

“All Programmable”器件不只是涵蓋可編程邏輯設計，還涉及到可編程系統集成，要在更少的芯片上集成越來越多的系統功能。為了構建上述系統，我們會面臨一系列全新的集成和實現設計生產力瓶頸，這是我們必須要解決的問題：

 

集成瓶頸

·        集成 C 語言算法和 RTL 級 IP

·        混合 DSP、嵌入式、連接功能、邏輯領域

·        模塊和“系統”驗證

·        設計和 IP 重用  

 

實現瓶頸

·        層次化芯片布局規劃與分區

·        多領域和多晶片物理優化

·        多變量“設計”和“時序”收斂的沖突

·        設計后期發生的ECO及變更引起的連鎖反應

 

較新環境相對于 ISE 設計套件14 生產力方面有何優勢？

 

聯盟計劃成員、客戶以及賽靈思團隊通過運行各種經現場測試的設計，結果表明，相對于同類競爭工具，Vivado 設計套件從總體上把集成度和實現速度提高至原來的4 倍。

 

賽靈思是不是不再需要 ISE 設計套件了？

 

不是。ISE 設計套件 14 版本支持目前的 28nm 產品，賽靈思會繼續為面向前代產品設計的工具提供支持。

 

現在客戶能做些什么？

 

客戶可報名參加早期試用計劃，下載相關技術文檔，搶先了解 Vivado 設計套件，為自己首款或下一款 7 系列 FPGA 和 Zynq-7000 EPP 設計做好準備。今夏早些時候7 系列將面向公眾全面推出，今年晚些時候 Zynq-7000 EPP也將面向公眾發貨。早期試用計劃參與者可在 5 月 8 日下載相關工具。

 

 

“All Programmable”器件具體是指什么東西？

 

就 28nm 工藝而言，賽靈思開發出了許多類型的可編程技術，從邏輯和 IO、軟件可編程 ARM 處理系統、3D-IC、模擬混合信號(AMS)、系統到 IC 設計工具以及 IP 等。賽靈思將上述可編程技術進行不同組合，然后集成到”All Programmable”器件中，如目前發貨的基于堆疊硅片互聯技術 (SSIT) 的 Virtex-7 2000T FPGA 和 Zynq-7000 可擴展處理平臺 (EPP) 以及支持高級模擬混合信號(AMS)、高性能 SERDES 和 PLL 到可編程數據轉換器資源的 FPGA。

 

Vivado 設計套件能幫助客戶實現哪些此前無法實現的工作？

 

當設計人員在汽車、消費類、工業控制、有線與無線通信、醫療等眾多應用中采用新一代“All Programmable”器件來實現可編程邏輯或者可編程系統集成時，Vivado工具有助于提高他們的生產力。尤其是進行新一代設計，如上所述，工程師可用 Vivado 工具解決集成和實現方面存在的諸多生產力瓶頸問題。

 

 

學習使用 Vivado 設計套件難不難？

 

學習使用按鈕式 Vivado 集成開發環境(IDE) 對大多數用戶而言應當相對比較簡單，特別是用戶已有 ISE PlanAhead 工具的使用經驗，那就更容易了。隨著用戶不斷熟悉 Vivado IDE，還可利用不斷推出的新特性以及 GUI 內置的分析和優化功能，輕松優化性能、功耗和資源利用。

 

 

-- 技術問題 --

 

 

是否支持部分可重配置功能？

 

支持。2012 年底的 beta 版本中將提供部分可重配置功能。2012 年內，需要部分可重配置功能的用戶用戶還需要繼續使用 ISE。

 

Vivado 綜合技術與賽靈思綜合技術 (XST) 有何不同？

 

Vivado 綜合技術基于經業界驗證的 ASIC 綜合技術，能擴展適應于極大型設計。它可支持 SystemVerilog、SDC、TCL 等，并采用 Vivado共享的可擴展數據模型支持整個流程的交叉測試。

 

新工具與 ISE 間能否支持項目的移植？

 

ISE 項目瀏覽器和 PlanAhead 項目能移植到 Vivado IDE，但 Vivado 項目無法移植到 PlanAhead。除約束文件，包括源文件列表在內的所有其它項目設置均能進行傳輸。客戶必須創建賽靈思設計約束 (XDC) 格式的約束條件，并將其單獨添加到項目中。

 

Vivado IP 集成器為什么優于 Altera 的 QSys？

 

設計人員可利用 Vivado 以圖形的形式創建 IP 系統，或利用 TCL、參數傳遞、Vivado 仿真和 ChipScope 集成等，專門針對調試設計。從實現工具（報告、布局規劃、原理圖）返回 IPI的交叉測試可加速融合，這也是一大優勢。

 

Vivado 仿真器與 ISim 有什么不同？

 

Vivado 仿真器采用全新的引擎，緊密集成于 Vivado IDE 中。該引擎的速度比 ISim 快 3 倍，而占用的存儲器容量卻僅為一半。它完全集成于 Vivado IDE，能夠通過 TCL 更好地控制仿真器操作。

 

Vivado 仿真器能否使舊版架構設計符合 7 系列要求？

 

一般說來，賽靈思建議用戶采用原生架構。不過 Vivado 支持舊版架構的程度與 ISE 針對所有 Virtex 級別器件的支持相同。

 

Vivado 仿真器是否支持 VHDL 和 Verilog 的時序仿真？

 

Vivado 僅為 Verilog 的時序仿真提供支持。但是 Vivado 可為 Verilog 和 VHDL 以及混合語言提供功能仿真支持。

 

Vivado 為什么不支持 VHDL 時序仿真？

 

VHDL 時序仿真是基于 VITAL 的仿真，該標準速度很慢，限制性較大，且已長期未進行更新。

 

客戶能否用 Mentor、Synopsys、Cadence 和 Aldec 編譯賽靈思仿真庫？

 

 可以。Vivado 設計套件可提供名為 compxlib 的 TCL 命令以編譯仿真庫。

 

Vivado 仿真器是否支持 SystemVerilog 或硬件協仿真？

 

我們計劃在今后發布的軟件版本中為二者提供支持。